使用Vitis-Vivado實作FPGA Verilog HDL 數位邏輯電路設計與周邊控制實戰

日期

課程大綱

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(六)

(1)    FPGA工具介紹、安裝與使用及如何使用電路模擬：介紹 Xilinx 之FPGA/CPLD開發工具 Vitis/Vivado。

(2)    階層模組觀念(Hierarchical Modeling Concepts)設計方法

(3)    Verilog HDL語法協定( Lexical conventions): 資料型態(data types)、記憶體(Memories)、系統任務(system tasks)、編譯命令(compiler directives).

(4)    Verilog HDL 模組與輸出入埠(Modules and Ports): 模組(Module definition), 輸出入埠(port declaration, connecting ports)、階層化取名(hierarchical name referencing)

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(六)

(1)    邏輯合成(Logic Synthesis)、邏輯閘層次模型(Gate-Level Modeling)

(2)    Verilog HDL資料處理模型(Dataflow Modeling):持續指定(Continuous assignments), 延遲(delay specification), 運算式(expressions), 運算子(operators), 運算元(operands), 運算子種類(operator types)

(3)    Verilog HDL行為模型( Behavioral Modeling):結構化程序(Structured procedures), initial 及always敘述, 程序指定(阻礙指定blocking 及無阻礙指定nonblocking statements), 時序控制(delay control, event control), 條件敘述(conditional statements), 多路徑分支(multiway branching), 迴圈(loops), 循序與平行區塊(sequential and parallel blocks).

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(六)

(1)    Verilog HDL 任務(Tasks)與函數(Functions) : 函數(Functions), 任務(Tasks), Assignment

(2)    演算法狀態機(Algorithmic State Machine)、有限狀態機(Finite State Machine): Moore FSM、Mealy FSM and Modeling

(3)    Verilog HDL 時序及遲延(Timing and Delays)、Verilog HDL 時序仿真(Timing Simulation)

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(六)

(1)    Verilog generate/endgenerate statement( genvar、localparam、generate if、generate for、generate case)

(2)    Verilog HDL有用之程式技巧(Useful Modeling Techniques):程序持續指定(assign與deassign 及 force與release)，參數(parameter) and 複寫參數(defparam, module instance)，條件式的編譯與執行，時間刻度(Time Scales) ，有用的系統任務: File ($fopen,$fdisplay,…)、隨機亂數產生器(Random Number Generation)、VCD File

(3)    FPGA晶片內建記憶體 (In-System Memory)、Memory Synchronous/Asynchronous Read/Write，Synchronous FIFO and Asynchronous FIFO

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(六)

(1)    【IP-Core設計應用】: Verilog IP-Core(Intellectual Property Core)<>

●添加設計和發布IP-Core (Adding design and publish IP-Core)

●如何添加Altera的IP-Core (How to adding Xilinx's IP-Core: such as General-purpose input/output, PLL, Timer, RAM, ROM, UART, I2C, SPI...)

●移植OpenCores (Porting OpenCores: Lab UART IP)

(2)    設計除錯(Design Debugging): SignalTap II 、 SignalProbe、 TimeQuest Timing Analyzer

LAB

實

戰

Ø 基礎LAB：Verilog 循序電路設計:正反器、暫存器(Flip-Flop)、LED或七段顯示器(一位數與多位數七段顯示器)、按鍵控制電路、計時器(Timer)/毫秒、計數器(Counter)電路實驗、Finite State Machine:比大小遊戲電路實驗、紅綠燈控制電路實驗

Ø 進階LAB：Simple 4 bit ALU implementation 、PLL電路實驗、LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C/SPI 系統電路實驗(24C08讀寫LAB)、PWM 控制電路實驗(Servo Controller)、VGA 控制電路實驗