近年來，由於電子元件性能的提升，覆晶封裝結構已成為目前市場上的主流。然而因電子構裝元件高性能的需求，往往造成其熱應力、介面脫層與裂縫等問題的衍生，進而影響產品的可靠度問題。為了提升產品可靠度，電子構裝的應力可靠度分析設計就變的格外重要。

本課程除介紹目前線上覆晶封裝的製程流程與實驗設備外，並以構裝應力可靠度分析原理出發，利用有限元素分析軟體ANSYS模擬分析目前覆晶封裝結構(with lead-free bump, Cu pillar, bump on trace,...)的應力分布，讓學員能夠透過 ANSYS模擬分析的流程並結合覆晶封裝載具，了解電子構裝產品的應力可靠度問題，達到design in reliability的目的。同時，也將介紹目前手持式產品中覆晶封裝形式(如fcCSP, fcPoP, fcBGA, etc.)與其未來趨勢，應用與挑戰。

【課程特色】

1.了解線上覆晶封裝製程流程與使用設備。

2.了解不同的覆晶封裝結構 (lead-free bump, Cu pillar, C4 bump pad

interconnects, bump on trace interconnects,...) 。

3.了解常見電子構裝形式的破壞模式與其相對應之應力原理，並透過應力分

析來完成覆晶封裝產品的可靠度設計。

4.透過ANSYS分析軟體與真實構裝載具讓學員深刻體會覆晶封裝結構常見

之應力分布與破壞情形。

5.了解目前IC產品所應用之覆晶封裝形式，如fcCSP, 三維堆疊封裝(fcPoP),

fcBGA等與其未來趨勢與發展。

【適合對象】

封裝工程師或理工科系者佳。

【課程大綱】

 

【講師介紹 謝明哲 博士】

【現職】新科金朋有限公司產品技術開發部 副處長

【學歷】國立成功大學航空太空工程研究所博士

【經歷】2004.5-2005.4: 美國普度大學訪問學者

2005.10-2011.2:工研院電子與光電所工程師

2011.2-2011.12: Technical Manager at R&D, Flip Chip Engineering, STATS

ChipPAC Taiwan, Co., Ltd.

2012.1 -2014.4: Department Manager at WLP R&D Lab, STATS ChipPAC Taiwan, Co., Ltd.

2014.5 -2015.8: Senior Manager at Flip Chip Executive, Product & Technology Marketing, STATS ChipPAC Ltd.

2015.8 -Present: Deputy Director at Flip Chip Executive, Product & Technology Marketing, STATS ChipPAC Pte. Ltd.

※※※※※※※※※※※※※※※※【課程辦理資訊】※※※※※※※※※※※※※※※

●主辦單位：工研院產業學院南部學習中心

●舉辦地點：南台灣創新園區服務館/台南市安南區工業二路31號

●舉辦日期：106/05/22(一)09:30~16:30(共6hrs)

●課程費用：加入工研院產業學院會員(http://goo.gl/I64erU )未來有相關課程，可優先獲得通知及更多優惠！

●報名方式：（三種方式擇一即可）
(1)至產業學習網（college.itri.org.tw）線上報名

(2) E-mail至itritn@itri.org.tw

(3)請以正楷填妥報名表，傳真至06-3847540

●報名洽詢：06-3847536~7高小姐 ； 課程洽詢：06-3847538~9郭小姐

●注意事項：

(1)   為確保您的上課權益，報名後若未收到任何回覆，敬請來電洽詢方完成報名。

(2)   請收到上課及繳費通知後，於開課日二天前以銀行匯款、支票或線上報名時選擇信用卡線上繳費(發票開課當天即可拿到)。若需提早取得發票，請洽詢本學習中心。

(3)   因課前教材及講義之準備及需為您進行退款相關事宜，若您不克前來，請於開課三日前告知，以利行政作業進行並共同愛護資源。

(4)   如本課程因人數或其他因素造成課程取消，本院將無息辦理退費，敬請見諒！

(5)   為尊重講師之智慧財產權益，恕無法提供課程講義電子檔。

(6)   為配合講師時間或臨時突發事件，主辦單位有調整日期或更換講師之權利。